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module alu ( input logic [31:0] a, b, input logic [2:0] alu_control, output logic [31:0] result, output logic zero ); always_comb begin case (alu_control) 3'b000: result = a & b; // AND 3'b001: result = a | b; // OR 3'b010: result = a + b; // ADD 3'b110: result = a - b; // SUB 3'b111: result = (a < b) ? 1 : 0; // SLT default: result = 32'bx; endcase zero = (result == 0); end endmodule 1 : 0; // SLT default: result =